/* $NetBSD: if_rgereg.h,v 1.9 2025/02/04 23:55:23 jmcneill Exp $ */
/* $OpenBSD: if_rgereg.h,v 1.6 2020/12/24 01:00:00 kevlo Exp $ */
/*
* Copyright (c) 2019, 2020 Kevin Lo <
[email protected]>
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* WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
* ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
* OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
*/
#define RGE_PCI_BAR0 PCI_MAPREG_START
#define RGE_PCI_BAR1 (PCI_MAPREG_START + 4)
#define RGE_PCI_BAR2 (PCI_MAPREG_START + 8)
#define RGE_MAC0 0x0000
#define RGE_MAC4 0x0004
#define RGE_MAR0 0x0008
#define RGE_MAR4 0x000c
#define RGE_TXDESC_ADDR_LO 0x0020
#define RGE_TXDESC_ADDR_HI 0x0024
#define RGE_INT_CFG0 0x0034
#define RGE_CMD 0x0037
#define RGE_IMR 0x0038
#define RGE_ISR 0x003c
#define RGE_TXCFG 0x0040
#define RGE_RXCFG 0x0044
#define RGE_TIMERCNT 0x0048
#define RGE_EECMD 0x0050
#define RGE_CFG0 0x0051
#define RGE_CFG1 0x0052
#define RGE_CFG2 0x0053
#define RGE_CFG3 0x0054
#define RGE_CFG4 0x0055
#define RGE_CFG5 0x0056
#define RGE_TDFNR 0x0057
#define RGE_TIMERINT0 0x0058
#define RGE_TIMERINT1 0x005c
#define RGE_CSIDR 0x0064
#define RGE_CSIAR 0x0068
#define RGE_PHYSTAT 0x006c
#define RGE_PMCH 0x006f
#define RGE_EPHYAR 0x0080
#define RGE_TIMERINT2 0x008c
#define RGE_TXSTART 0x0090
#define RGE_MACOCP 0x00b0
#define RGE_PHYOCP 0x00b8
#define RGE_DLLPR 0x00d0
#define RGE_TWICMD 0x00d2
#define RGE_MCUCMD 0x00d3
#define RGE_RXMAXSIZE 0x00da
#define RGE_CPLUSCMD 0x00e0
#define RGE_IM 0x00e2
#define RGE_RXDESC_ADDR_LO 0x00e4
#define RGE_RXDESC_ADDR_HI 0x00e8
#define RGE_PPSW 0x00f2
#define RGE_TIMERINT3 0x00f4
#define RGE_INTMITI(i) (0x0a00 + (i) * 4)
#define RGE_PHYBASE 0x0a40
#define RGE_ADDR0 0x19e0
#define RGE_ADDR1 0x19e4
#define RGE_EEE_TXIDLE_TIMER 0x6048
/* Flags for register RGE_INT_CFG0 */
#define RGE_INT_CFG0_EN 0x01
/* Flags for register RGE_CMD */
#define RGE_CMD_RXBUF_EMPTY 0x01
#define RGE_CMD_TXENB 0x04
#define RGE_CMD_RXENB 0x08
#define RGE_CMD_RESET 0x10
/* Flags for register RGE_ISR */
#define RGE_ISR_RX_OK 0x00000001
#define RGE_ISR_RX_ERR 0x00000002
#define RGE_ISR_TX_OK 0x00000004
#define RGE_ISR_TX_ERR 0x00000008
#define RGE_ISR_RX_DESC_UNAVAIL 0x00000010
#define RGE_ISR_LINKCHG 0x00000020
#define RGE_ISR_RX_FIFO_OFLOW 0x00000040
#define RGE_ISR_TX_DESC_UNAVAIL 0x00000080
#define RGE_ISR_SWI 0x00000100
#define RGE_ISR_PCS_TIMEOUT 0x00004000
#define RGE_ISR_SYSTEM_ERR 0x00008000
#define RGE_INTRS \
(RGE_ISR_RX_OK | RGE_ISR_RX_ERR | RGE_ISR_TX_OK | \
RGE_ISR_TX_ERR | RGE_ISR_RX_DESC_UNAVAIL | RGE_ISR_LINKCHG | \
RGE_ISR_TX_DESC_UNAVAIL | RGE_ISR_PCS_TIMEOUT | RGE_ISR_SYSTEM_ERR)
#define RGE_INTRS_TIMER \
(RGE_ISR_RX_ERR | RGE_ISR_TX_ERR | RGE_ISR_PCS_TIMEOUT | \
RGE_ISR_SYSTEM_ERR)
/* Flags for register RGE_TXCFG */
#define RGE_TXCFG_HWREV 0x7cf00000
/* Flags for register RGE_RXCFG */
#define RGE_RXCFG_ALLPHYS 0x00000001
#define RGE_RXCFG_INDIV 0x00000002
#define RGE_RXCFG_MULTI 0x00000004
#define RGE_RXCFG_BROAD 0x00000008
#define RGE_RXCFG_RUNT 0x00000010
#define RGE_RXCFG_ERRPKT 0x00000020
#define RGE_RXCFG_VLANSTRIP 0x00c00000
/* Flags for register RGE_EECMD */
#define RGE_EECMD_WRITECFG 0xc0
/* Flags for register RGE_CFG1 */
#define RGE_CFG1_PM_EN 0x01
#define RGE_CFG1_SPEED_DOWN 0x10
/* Flags for register RGE_CFG2 */
#define RGE_CFG2_PMSTS_EN 0x20
#define RGE_CFG2_CLKREQ_EN 0x80
/* Flags for register RGE_CFG3 */
#define RGE_CFG3_RDY_TO_L23 0x02
#define RGE_CFG3_WOL_LINK 0x10
#define RGE_CFG3_WOL_MAGIC 0x20
/* Flags for register RGE_CFG5 */
#define RGE_CFG5_PME_STS 0x01
#define RGE_CFG5_WOL_LANWAKE 0x02
#define RGE_CFG5_WOL_UCAST 0x10
#define RGE_CFG5_WOL_MCAST 0x20
#define RGE_CFG5_WOL_BCAST 0x40
/* Flags for register RGE_CSIAR */
#define RGE_CSIAR_BYTE_EN 0x0000000f
#define RGE_CSIAR_BYTE_EN_SHIFT 12
#define RGE_CSIAR_ADDR_MASK 0x00000fff
#define RGE_CSIAR_BUSY 0x80000000
/* Flags for register RGE_PHYSTAT */
#define RGE_PHYSTAT_FDX 0x0001
#define RGE_PHYSTAT_LINK 0x0002
#define RGE_PHYSTAT_10MBPS 0x0004
#define RGE_PHYSTAT_100MBPS 0x0008
#define RGE_PHYSTAT_1000MBPS 0x0010
#define RGE_PHYSTAT_RXFLOW 0x0020
#define RGE_PHYSTAT_TXFLOW 0x0040
#define RGE_PHYSTAT_2500MBPS 0x0400
#define RGE_PHYSTAT_5000MBPS 0x1000
/* Flags for register RGE_EPHYAR */
#define RGE_EPHYAR_DATA_MASK 0x0000ffff
#define RGE_EPHYAR_BUSY 0x80000000
#define RGE_EPHYAR_ADDR_MASK 0x0000007f
#define RGE_EPHYAR_ADDR_SHIFT 16
/* Flags for register RGE_TXSTART */
#define RGE_TXSTART_START 0x0001
/* Flags for register RGE_MACOCP */
#define RGE_MACOCP_DATA_MASK 0x0000ffff
#define RGE_MACOCP_BUSY 0x80000000
#define RGE_MACOCP_ADDR_SHIFT 16
/* Flags for register RGE_PHYOCP */
#define RGE_PHYOCP_DATA_MASK 0x0000ffff
#define RGE_PHYOCP_BUSY 0x80000000
#define RGE_PHYOCP_ADDR_SHIFT 16
/* Flags for register RGE_DLLPR. */
#define RGE_DLLPR_PFM_EN 0x40
#define RGE_DLLPR_TX_10M_PS_EN 0x80
/* Flags for register RGE_MCUCMD */
#define RGE_MCUCMD_RXFIFO_EMPTY 0x10
#define RGE_MCUCMD_TXFIFO_EMPTY 0x20
#define RGE_MCUCMD_IS_OOB 0x80
/* Flags for register RGE_CPLUSCMD */
#define RGE_CPLUSCMD_RXCSUM 0x0020
#define RGE_TX_NSEGS 32
#define RGE_TX_LIST_CNT 1024
#define RGE_RX_LIST_CNT 1024
#define RGE_ALIGN 256
#define RGE_TX_LIST_SZ (sizeof(struct rge_tx_desc) * RGE_TX_LIST_CNT)
#define RGE_RX_LIST_SZ (sizeof(struct rge_rx_desc) * RGE_RX_LIST_CNT)
#define RGE_NEXT_TX_DESC(x) (((x) + 1) % RGE_TX_LIST_CNT)
#define RGE_NEXT_RX_DESC(x) (((x) + 1) % RGE_RX_LIST_CNT)
#define RGE_ADDR_LO(y) ((uint64_t) (y) & 0xffffffff)
#define RGE_ADDR_HI(y) ((uint64_t) (y) >> 32)
#define RGE_OWN(x) \
(letoh32((x)->hi_qword1.rx_qword4.rge_cmdsts) & RGE_RDCMDSTS_OWN)
#define RGE_RXBYTES(x) \
(letoh32((x)->hi_qword1.rx_qword4.rge_cmdsts) & RGE_RDCMDSTS_FRAGLEN)
#define RGE_ADV_2500TFDX 0x0080
#define RGE_ADV_5000TFDX 0x0100
/* Tx descriptor */
struct rge_tx_desc {
uint32_t rge_cmdsts;
uint32_t rge_extsts;
uint32_t rge_addrlo;
uint32_t rge_addrhi;
uint32_t reserved[4];
};
#define RGE_TDCMDSTS_COLL 0x000f0000
#define RGE_TDCMDSTS_EXCESSCOLL 0x00100000
#define RGE_TDCMDSTS_TXERR 0x00800000
#define RGE_TDCMDSTS_EOF 0x10000000
#define RGE_TDCMDSTS_SOF 0x20000000
#define RGE_TDCMDSTS_EOR 0x40000000
#define RGE_TDCMDSTS_OWN 0x80000000
#define RGE_TDEXTSTS_VTAG 0x00020000
#define RGE_TDEXTSTS_IPCSUM 0x20000000
#define RGE_TDEXTSTS_TCPCSUM 0x40000000
#define RGE_TDEXTSTS_UDPCSUM 0x80000000
/* Rx descriptor */
struct rge_rx_desc {
union {
struct {
uint32_t rsvd0;
uint32_t rsvd1;
} rx_qword0;
} lo_qword0;
union {
struct {
uint32_t rss;
uint16_t length;
uint16_t hdr_info;
} rx_qword1;
struct {
uint32_t rsvd2;
uint32_t rsvd3;
} rx_qword2;
} lo_qword1;
union {
uint64_t rge_addr;
struct {
uint64_t timestamp;
} rx_timestamp;
struct {
uint32_t rsvd4;
uint32_t rsvd5;
} rx_qword3;
} hi_qword0;
union {
struct {
uint32_t rge_extsts;
uint32_t rge_cmdsts;
} rx_qword4;
struct {
uint16_t rsvd6;
uint16_t rsvd7;
uint32_t rsvd8;
} rx_ptp;
} hi_qword1;
};
#define RGE_RDCMDSTS_RXERRSUM 0x00100000
#define RGE_RDCMDSTS_EOF 0x01000000
#define RGE_RDCMDSTS_SOF 0x02000000
#define RGE_RDCMDSTS_EOR 0x40000000
#define RGE_RDCMDSTS_OWN 0x80000000
#define RGE_RDCMDSTS_FRAGLEN 0x00003fff
#define RGE_RDEXTSTS_VTAG 0x00010000
#define RGE_RDEXTSTS_VLAN_MASK 0x0000ffff
#define RGE_RDEXTSTS_TCPCSUMERR 0x01000000
#define RGE_RDEXTSTS_UDPCSUMERR 0x02000000
#define RGE_RDEXTSTS_IPCSUMERR 0x04000000
#define RGE_RDEXTSTS_TCPPKT 0x10000000
#define RGE_RDEXTSTS_UDPPKT 0x20000000
#define RGE_RDEXTSTS_IPV4 0x40000000
#define RGE_RDEXTSTS_IPV6 0x80000000
struct rge_txq {
struct mbuf *txq_mbuf;
bus_dmamap_t txq_dmamap;
int txq_descidx;
};
struct rge_rxq {
struct mbuf *rxq_mbuf;
bus_dmamap_t rxq_dmamap;
};
struct rge_list_data {
struct rge_txq rge_txq[RGE_TX_LIST_CNT];
int rge_txq_prodidx;
int rge_txq_considx;
struct rge_rxq rge_rxq[RGE_RX_LIST_CNT];
int rge_rxq_prodidx;
int rge_rxq_considx;
bus_dma_segment_t rge_tx_listseg;
int rge_tx_listnseg;
bus_dmamap_t rge_tx_list_map;
struct rge_tx_desc *rge_tx_list;
bus_dma_segment_t rge_rx_listseg;
int rge_rx_listnseg;
bus_dmamap_t rge_rx_list_map;
struct rge_rx_desc *rge_rx_list;
};
/* Microcode version */
#define RGE_MAC_CFG2_8126_MCODE_VER 0x0033
#define RGE_MAC_CFG2_MCODE_VER 0x0b11
#define RGE_MAC_CFG3_MCODE_VER 0x0b33
#define RGE_MAC_CFG4_MCODE_VER 0x0b17
#define RGE_MAC_CFG5_MCODE_VER 0x0b36
enum rge_mac_type {
MAC_CFG_UNKNOWN = 1,
MAC_CFG2,
MAC_CFG3,
MAC_CFG4,
MAC_CFG5,
MAC_CFG2_8126
};
#define RGE_TIMEOUT 100
#if 0
#define RGE_JUMBO_FRAMELEN 9216
#else
#define RGE_JUMBO_FRAMELEN (MCLBYTES - ETHER_ALIGN)
#endif
#define RGE_JUMBO_MTU \
(RGE_JUMBO_FRAMELEN - ETHER_HDR_LEN - ETHER_CRC_LEN - \
ETHER_VLAN_ENCAP_LEN)
#define RGE_TXCFG_CONFIG 0x03000700
#define RGE_RXCFG_CONFIG 0x41c00700
#define RGE_RXCFG_CONFIG_8126 0x41e00d00
struct rge_softc {
device_t sc_dev;
struct ethercom sc_ec; /* Ethernet common data */
void *sc_ih; /* interrupt vectoring */
bus_space_handle_t rge_bhandle; /* bus space handle */
bus_space_tag_t rge_btag; /* bus space tag */
bus_size_t rge_bsize;
bus_dma_tag_t sc_dmat;
pci_chipset_tag_t sc_pc;
pcitag_t sc_tag;
bus_dma_segment_t sc_rx_seg;
bus_dmamap_t sc_rx_dmamap;
struct ifmedia sc_media; /* media info */
enum rge_mac_type rge_type;
struct mbuf *rge_head;
struct mbuf *rge_tail;
struct rge_list_data rge_ldata;
callout_t sc_timeout; /* tick timeout */
uint8_t sc_enaddr[ETHER_ADDR_LEN];
uint16_t rge_mcodever;
uint32_t rge_flags;
#define RGE_FLAG_MSI 0x00000001
uint32_t rge_intrs;
uint32_t rge_tx_ack;
uint32_t rge_rx_ack;
int rge_timerintr;
#define RGE_IMTYPE_NONE 0
#define RGE_IMTYPE_SIM 1
};
/*
* Register space access macros.
*/
#define RGE_WRITE_4(sc, reg, val) \
bus_space_write_4(sc->rge_btag, sc->rge_bhandle, reg, val)
#define RGE_WRITE_2(sc, reg, val) \
bus_space_write_2(sc->rge_btag, sc->rge_bhandle, reg, val)
#define RGE_WRITE_1(sc, reg, val) \
bus_space_write_1(sc->rge_btag, sc->rge_bhandle, reg, val)
#define RGE_READ_4(sc, reg) \
bus_space_read_4(sc->rge_btag, sc->rge_bhandle, reg)
#define RGE_READ_2(sc, reg) \
bus_space_read_2(sc->rge_btag, sc->rge_bhandle, reg)
#define RGE_READ_1(sc, reg) \
bus_space_read_1(sc->rge_btag, sc->rge_bhandle, reg)
#define RGE_SETBIT_4(sc, reg, val) \
RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) | (val))
#define RGE_SETBIT_2(sc, reg, val) \
RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) | (val))
#define RGE_SETBIT_1(sc, reg, val) \
RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) | (val))
#define RGE_CLRBIT_4(sc, reg, val) \
RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) & ~(val))
#define RGE_CLRBIT_2(sc, reg, val) \
RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) & ~(val))
#define RGE_CLRBIT_1(sc, reg, val) \
RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) & ~(val))
#define RGE_EPHY_SETBIT(sc, reg, val) \
rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) | (val))
#define RGE_EPHY_CLRBIT(sc, reg, val) \
rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) & ~(val))
#define RGE_PHY_SETBIT(sc, reg, val) \
rge_write_phy_ocp(sc, reg, rge_read_phy_ocp(sc, reg) | (val))
#define RGE_PHY_CLRBIT(sc, reg, val) \
rge_write_phy_ocp(sc, reg, rge_read_phy_ocp(sc, reg) & ~(val))
#define RGE_MAC_SETBIT(sc, reg, val) \
rge_write_mac_ocp(sc, reg, rge_read_mac_ocp(sc, reg) | (val))
#define RGE_MAC_CLRBIT(sc, reg, val) \
rge_write_mac_ocp(sc, reg, rge_read_mac_ocp(sc, reg) & ~(val))
static const struct {
uint16_t reg;
uint16_t val;
} rtl8125_mac_bps[] = {
{ 0xf800, 0xe008 }, { 0xf802, 0xe01e }, { 0xf804, 0xe02e },
{ 0xf806, 0xe054 }, { 0xf808, 0xe057 }, { 0xf80a, 0xe059 },
{ 0xf80c, 0xe0c2 }, { 0xf80e, 0xe0cb }, { 0xf810, 0x9996 },
{ 0xf812, 0x49d1 }, { 0xf814, 0xf005 }, { 0xf816, 0x49d4 },
{ 0xf818, 0xf10a }, { 0xf81a, 0x49d8 }, { 0xf81c, 0xf108 },
{ 0xf81e, 0xc00f }, { 0xf820, 0x7100 }, { 0xf822, 0x209c },
{ 0xf824, 0x249c }, { 0xf826, 0xc009 }, { 0xf828, 0x9900 },
{ 0xf82a, 0xe004 }, { 0xf82c, 0xc006 }, { 0xf82e, 0x1900 },
{ 0xf830, 0x9900 }, { 0xf832, 0xc602 }, { 0xf834, 0xbe00 },
{ 0xf836, 0x5a48 }, { 0xf838, 0xe0c2 }, { 0xf83a, 0x0004 },
{ 0xf83c, 0xe10a }, { 0xf83e, 0xc60f }, { 0xf840, 0x73c4 },
{ 0xf842, 0x49b3 }, { 0xf844, 0xf106 }, { 0xf846, 0x73c2 },
{ 0xf848, 0xc608 }, { 0xf84a, 0xb406 }, { 0xf84c, 0xc609 },
{ 0xf84e, 0xff80 }, { 0xf850, 0xc605 }, { 0xf852, 0xb406 },
{ 0xf854, 0xc605 }, { 0xf856, 0xff80 }, { 0xf858, 0x0544 },
{ 0xf85a, 0x0568 }, { 0xf85c, 0xe906 }, { 0xf85e, 0xcde8 },
{ 0xf860, 0xc724 }, { 0xf862, 0xc624 }, { 0xf864, 0x9ee2 },
{ 0xf866, 0x1e01 }, { 0xf868, 0x9ee0 }, { 0xf86a, 0x76e0 },
{ 0xf86c, 0x49e0 }, { 0xf86e, 0xf1fe }, { 0xf870, 0x76e6 },
{ 0xf872, 0x486d }, { 0xf874, 0x4868 }, { 0xf876, 0x9ee4 },
{ 0xf878, 0x1e03 }, { 0xf87a, 0x9ee0 }, { 0xf87c, 0x76e0 },
{ 0xf87e, 0x49e0 }, { 0xf880, 0xf1fe }, { 0xf882, 0xc615 },
{ 0xf884, 0x9ee2 }, { 0xf886, 0x1e01 }, { 0xf888, 0x9ee0 },
{ 0xf88a, 0x76e0 }, { 0xf88c, 0x49e0 }, { 0xf88e, 0xf1fe },
{ 0xf890, 0x76e6 }, { 0xf892, 0x486f }, { 0xf894, 0x9ee4 },
{ 0xf896, 0x1e03 }, { 0xf898, 0x9ee0 }, { 0xf89a, 0x76e0 },
{ 0xf89c, 0x49e0 }, { 0xf89e, 0xf1fe }, { 0xf8a0, 0x7196 },
{ 0xf8a2, 0xc702 }, { 0xf8a4, 0xbf00 }, { 0xf8a6, 0x5a44 },
{ 0xf8a8, 0xeb0e }, { 0xf8aa, 0x0070 }, { 0xf8ac, 0x00c3 },
{ 0xf8ae, 0x1bc0 }, { 0xf8b0, 0xc602 }, { 0xf8b2, 0xbe00 },
{ 0xf8b4, 0x0e26 }, { 0xf8b6, 0xc602 }, { 0xf8b8, 0xbe00 },
{ 0xf8ba, 0x0eba }, { 0xf8bc, 0x1501 }, { 0xf8be, 0xf02a },
{ 0xf8c0, 0x1500 }, { 0xf8c2, 0xf15d }, { 0xf8c4, 0xc661 },
{ 0xf8c6, 0x75c8 }, { 0xf8c8, 0x49d5 }, { 0xf8ca, 0xf00a },
{ 0xf8cc, 0x49d6 }, { 0xf8ce, 0xf008 }, { 0xf8d0, 0x49d7 },
{ 0xf8d2, 0xf006 }, { 0xf8d4, 0x49d8 }, { 0xf8d6, 0xf004 },
{ 0xf8d8, 0x75d2 }, { 0xf8da, 0x49d9 }, { 0xf8dc, 0xf150 },
{ 0xf8de, 0xc553 }, { 0xf8e0, 0x77a0 }, { 0xf8e2, 0x75c8 },
{ 0xf8e4, 0x4855 }, { 0xf8e6, 0x4856 }, { 0xf8e8, 0x4857 },
{ 0xf8ea, 0x4858 }, { 0xf8ec, 0x48da }, { 0xf8ee, 0x48db },
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{ 0xf950, 0xf002 }, { 0xf952, 0x485b }, { 0xf954, 0x9dc8 },
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{ 0xf980, 0xbf00 }, { 0xf982, 0x3ae0 }, { 0xf984, 0xe860 },
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{ 0xf98c, 0xe86c }, { 0xf98e, 0x1200 }, { 0xf990, 0xc409 },
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{ 0xf998, 0xc404 }, { 0xf99a, 0xc602 }, { 0xf99c, 0xbe00 },
{ 0xf99e, 0x10aa }, { 0xf9a0, 0xc010 }, { 0xf9a2, 0xea7c },
{ 0xf9a4, 0xc602 }, { 0xf9a6, 0xbe00 }, { 0xf9a8, 0x0000 },
{ 0xfc26, 0x8000 }, { 0xfc2a, 0x0540 }, { 0xfc2e, 0x0e24 },
{ 0xfc30, 0x0eb8 }, { 0xfc32, 0x3a5c }, { 0xfc34, 0x10a8 },
{ 0xfc48, 0x007a }
}, rtl8125b_mac_bps[] = {
{ 0xf800, 0xe008 }, { 0xf802, 0xe013 }, { 0xf804, 0xe01e },
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{ 0xf812, 0x4846 }, { 0xf814, 0x4847 }, { 0xf816, 0x9c0a },
{ 0xf818, 0xc607 }, { 0xf81a, 0x74c0 }, { 0xf81c, 0x48c6 },
{ 0xf81e, 0x9cc0 }, { 0xf820, 0xc602 }, { 0xf822, 0xbe00 },
{ 0xf824, 0x13f0 }, { 0xf826, 0xe054 }, { 0xf828, 0x72ca },
{ 0xf82a, 0x4826 }, { 0xf82c, 0x4827 }, { 0xf82e, 0x9aca },
{ 0xf830, 0xc607 }, { 0xf832, 0x72c0 }, { 0xf834, 0x48a6 },
{ 0xf836, 0x9ac0 }, { 0xf838, 0xc602 }, { 0xf83a, 0xbe00 },
{ 0xf83c, 0x081c }, { 0xf83e, 0xe054 }, { 0xf840, 0xc60f },
{ 0xf842, 0x74c4 }, { 0xf844, 0x49cc }, { 0xf846, 0xf109 },
{ 0xf848, 0xc60c }, { 0xf84a, 0x74ca }, { 0xf84c, 0x48c7 },
{ 0xf84e, 0x9cca }, { 0xf850, 0xc609 }, { 0xf852, 0x74c0 },
{ 0xf854, 0x4846 }, { 0xf856, 0x9cc0 }, { 0xf858, 0xc602 },
{ 0xf85a, 0xbe00 }, { 0xf85c, 0x2494 }, { 0xf85e, 0xe092 },
{ 0xf860, 0xe0c0 }, { 0xf862, 0xe054 }, { 0xf864, 0x7420 },
{ 0xf866, 0x48c0 }, { 0xf868, 0x9c20 }, { 0xf86a, 0x7444 },
{ 0xf86c, 0xc602 }, { 0xf86e, 0xbe00 }, { 0xf870, 0x12dc },
{ 0xf872, 0x733a }, { 0xf874, 0x21b5 }, { 0xf876, 0x25bc },
{ 0xf878, 0x1304 }, { 0xf87a, 0xf111 }, { 0xf87c, 0x1b12 },
{ 0xf87e, 0x1d2a }, { 0xf880, 0x3168 }, { 0xf882, 0x3ada },
{ 0xf884, 0x31ab }, { 0xf886, 0x1a00 }, { 0xf888, 0x9ac0 },
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{ 0xf8a2, 0xc602 }, { 0xf8a4, 0xbe00 }, { 0xf8a6, 0x4a26 },
{ 0xf8a8, 0x733a }, { 0xf8aa, 0x49bb }, { 0xf8ac, 0xc602 },
{ 0xf8ae, 0xbe00 }, { 0xf8b0, 0x47a2 }, { 0xf8b2, 0xc602 },
{ 0xf8b4, 0xbe00 }, { 0xf8b6, 0x0000 }, { 0xf8b8, 0xc602 },
{ 0xf8ba, 0xbe00 }, { 0xf8bc, 0x0000 }, { 0xfc26, 0x8000 },
{ 0xfc28, 0x13e6 }, { 0xfc2a, 0x0812 }, { 0xfc2c, 0x248c },
{ 0xfc2e, 0x12da }, { 0xfc30, 0x4a20 }, { 0xfc32, 0x47a0 },
{ 0xfc48, 0x003f }
};
static const struct {
uint16_t reg;
uint16_t val;
} rtl8125_mac_cfg2_ephy[] = {
{ 0x0001, 0xa812 }, { 0x0009, 0x520c }, { 0x0004, 0xd000 },
{ 0x000d, 0xf702 }, { 0x000a, 0x8653 }, { 0x0006, 0x001e },
{ 0x0008, 0x3595 }, { 0x0020, 0x9455 }, { 0x0021, 0x99ff },
{ 0x0002, 0x6046 }, { 0x0029, 0xfe00 }, { 0x0023, 0xab62 },
{ 0x0041, 0xa80c }, { 0x0049, 0x520c }, { 0x0044, 0xd000 },
{ 0x004d, 0xf702 }, { 0x004a, 0x8653 }, { 0x0046, 0x001e },
{ 0x0048, 0x3595 }, { 0x0060, 0x9455 }, { 0x0061, 0x99ff },
{ 0x0042, 0x6046 }, { 0x0069, 0xfe00 }, { 0x0063, 0xab62 }
}, rtl8125_mac_cfg3_ephy[] = {
{ 0x0004, 0xd000 }, { 0x000a, 0x8653 }, { 0x0023, 0xab66 },
{ 0x0020, 0x9455 }, { 0x0021, 0x99ff }, { 0x0029, 0xfe04 },
{ 0x0044, 0xd000 }, { 0x004a, 0x8653 }, { 0x0063, 0xab66 },
{ 0x0060, 0x9455 }, { 0x0061, 0x99ff }, { 0x0069, 0xfe04 }
}, rtl8125_mac_cfg4_ephy[] = {
{ 0x0006, 0x001f }, { 0x000a, 0xb66b }, { 0x0001, 0xa852 },
{ 0x0024, 0x0008 }, { 0x002f, 0x6052 }, { 0x000d, 0xf716 },
{ 0x0020, 0xd477 }, { 0x0021, 0x4477 }, { 0x0022, 0x0013 },
{ 0x0023, 0xbb66 }, { 0x000b, 0xa909 }, { 0x0029, 0xff04 },
{ 0x001b, 0x1ea0 }, { 0x0046, 0x001f }, { 0x004a, 0xb66b },
{ 0x0041, 0xa84a }, { 0x0064, 0x000c }, { 0x006f, 0x604a },
{ 0x004d, 0xf716 }, { 0x0060, 0xd477 }, { 0x0061, 0x4477 },
{ 0x0062, 0x0013 }, { 0x0063, 0xbb66 }, { 0x004b, 0xa909 },
{ 0x0069, 0xff04 }, { 0x005b, 0x1ea0 }
}, rtl8125_mac_cfg5_ephy[] = {
{ 0x000b, 0xa908 }, { 0x001e, 0x20eb }, { 0x004b, 0xa908 },
{ 0x005e, 0x20eb }
};
#define RTL8125_MAC_CFG2_MCU \
{ 0xa436, 0xa016 }, \
{ 0xa438, 0x0000 }, \
{ 0xa436, 0xa012 }, \
{ 0xa438, 0x0000 }, \
{ 0xa436, 0xa014 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x8010 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x8013 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x8021 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x802f }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x803d }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x8042 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x8051 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x8051 }, \
{ 0xa438, 0xa088 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0a50 }, \
{ 0xa438, 0x8008 }, \
{ 0xa438, 0xd014 }, \
{ 0xa438, 0xd1a3 }, \
{ 0xa438, 0xd700 }, \
{ 0xa438, 0x401a }, \
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{ 0xa438, 0x5f8b }, \
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{ 0xa438, 0x1800 }, \
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{ 0xa438, 0xd019 }, \
{ 0xa438, 0xd1a2 }, \
{ 0xa438, 0xd700 }, \
{ 0xa438, 0x401a }, \
{ 0xa438, 0xd707 }, \
{ 0xa438, 0x40c4 }, \
{ 0xa438, 0x60a6 }, \
{ 0xa438, 0xd700 }, \
{ 0xa438, 0x5f8b }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0a86 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0a84 }, \
{ 0xa438, 0xd503 }, \
{ 0xa438, 0x8970 }, \
{ 0xa438, 0x0c07 }, \
{ 0xa438, 0x0901 }, \
{ 0xa438, 0xd500 }, \
{ 0xa438, 0xce01 }, \
{ 0xa438, 0xcf09 }, \
{ 0xa438, 0xd705 }, \
{ 0xa438, 0x4000 }, \
{ 0xa438, 0xceff }, \
{ 0xa438, 0xaf0a }, \
{ 0xa438, 0xd504 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x1213 }, \
{ 0xa438, 0x8401 }, \
{ 0xa438, 0xd500 }, \
{ 0xa438, 0x8580 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x1253 }, \
{ 0xa438, 0xd064 }, \
{ 0xa438, 0xd181 }, \
{ 0xa438, 0xd704 }, \
{ 0xa438, 0x4018 }, \
{ 0xa438, 0xd504 }, \
{ 0xa438, 0xc50f }, \
{ 0xa438, 0xd706 }, \
{ 0xa438, 0x2c59 }, \
{ 0xa438, 0x804d }, \
{ 0xa438, 0xc60f }, \
{ 0xa438, 0xf002 }, \
{ 0xa438, 0xc605 }, \
{ 0xa438, 0xae02 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x10fd }, \
{ 0xa436, 0xa026 }, \
{ 0xa438, 0xffff }, \
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{ 0xa438, 0xffff }, \
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{ 0xa438, 0x10f4 }, \
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{ 0xa436, 0xa006 }, \
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{ 0xa438, 0x0a60 }, \
{ 0xa436, 0xa000 }, \
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{ 0xa438, 0x3f00 }, \
{ 0xa436, 0xa016 }, \
{ 0xa438, 0x0010 }, \
{ 0xa436, 0xa012 }, \
{ 0xa438, 0x0000 }, \
{ 0xa436, 0xa014 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x8010 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x8066 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x807c }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x8089 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x808e }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x80a0 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x80b2 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x80c2 }, \
{ 0xa438, 0xd501 }, \
{ 0xa438, 0xce01 }, \
{ 0xa438, 0xd700 }, \
{ 0xa438, 0x62db }, \
{ 0xa438, 0x655c }, \
{ 0xa438, 0xd73e }, \
{ 0xa438, 0x60e9 }, \
{ 0xa438, 0x614a }, \
{ 0xa438, 0x61ab }, \
{ 0xa438, 0x0c0f }, \
{ 0xa438, 0x0501 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0304 }, \
{ 0xa438, 0x0c0f }, \
{ 0xa438, 0x0503 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0304 }, \
{ 0xa438, 0x0c0f }, \
{ 0xa438, 0x0505 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0304 }, \
{ 0xa438, 0x0c0f }, \
{ 0xa438, 0x0509 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0304 }, \
{ 0xa438, 0x653c }, \
{ 0xa438, 0xd73e }, \
{ 0xa438, 0x60e9 }, \
{ 0xa438, 0x614a }, \
{ 0xa438, 0x61ab }, \
{ 0xa438, 0x0c0f }, \
{ 0xa438, 0x0503 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0304 }, \
{ 0xa438, 0x0c0f }, \
{ 0xa438, 0x0502 }, \
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{ 0xa438, 0x0c0f }, \
{ 0xa438, 0x0506 }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0304 }, \
{ 0xa438, 0x0c0f }, \
{ 0xa438, 0x050a }, \
{ 0xa438, 0x1800 }, \
{ 0xa438, 0x0304 }, \
{ 0xa438, 0xd73e }, \
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