Alpha HOWTO
Autor: Neal Crook
[email protected], Digital
Equipment
(edycja: David Mosberger
[email protected])
v0.11, 6 Czerwca 1997
WWeerrssjjaa ppoollsskkaa:: LLeesszzeekk UUrrbbaa��sskkii ttyyggrryyss@@ffiiddoonneett..oorrgg..ppll
v0.1, 22 Lipca 1998
Ten dokument jest og�lnym przedstawieniem istniej�cych procesor�w
Alpha, chipset�w do nich, oraz system�w opartych na tych procesorach.
Opisuj� sprz�t, a nie oprogramowanie, ukazuj�c m�j obszar do�wiad�
czenia. Chocia� jestem pracownikiem Digital Equipment Corporation, nie
jest to oficjalna wypowied� Digitala, a wszystkie opinie tu wyra�one
s� moimi opiniami, nie za� Digitala. Dokument zosta� napisany w stan�
dardzie ISO-8859-2. Orygina� tego dokumentu znajduje si� pod adresem
http://www.azstarnet.com/~axplinux/.
______________________________________________________________________
Table of Contents:
1. Co to jest Alpha
2. Czym jest Digital Semiconductor
3. Procesory Alpha
4. Wydajno�� 21064 i 21066
5. Kilka uwag o zegarach
6. Chipsety
7. P�yty g��wne
8. O bajtach
9. PALcode
10. Przenoszenie systemu na Alph�
11. Wi�cej informacji
12. Bibliografia
13. Od t�umacza
______________________________________________________________________
11.. CCoo ttoo jjeesstt AAllpphhaa
Alpha jest 64-bitow� architektur� RISC Digitala. Projekt Alpha zosta�
rozpocz�ty w po�owie 1989 roku, jego celem by�o stworzenie
wysokowydajnej alternatywy dla u�ytkownik�w VAX'a. Nie by�a to
pierwsza architektura RISC zaprojektowana przez Digitala, ale jako
pierwsza osi�gn�a sukces rynkowy. Kiedy Digital og�osi�
wyprodukowanie Alphy w marcu 1992, zdecydowa� si� wej�� na rynek
p�przewodnik�w, sprzedaj�c mikroprocesory Alpha.
Alpha jest czasami nazywana Alph� AXP, z tajemniczych powod�w, kt�re
nie s� warte wyja�niania. Wystarczy powiedzie�, �e jest to jedno i to
samo.
22.. CCzzyymm jjeesstt DDiiggiittaall SSeemmiiccoonndduuccttoorr
Digital Semiconductor (DS) jest oddzia�em firmy Digital Equipment
Corporation (Digital - nie lubimy nazwy DEC), kt�ry sprzedaje
p�przewodniki. Do produkt�w Digitala zaliczaj� si� procesory (CPU),
chipsety, mostki PCI-PCI i uk�ady peryferyjne PCI dla telekomunikacji
i multimedi�w.
33.. PPrroocceessoorryy AAllpphhaa
Obecnie istniej� dwie generacje rdzenia CPU (core), kt�re s�
implementacj� architektury Alpha:
� EV4
� EV6
S� r�ne opinie na temat znaczenia ,,EV'' (uwaga D.M.: prawdziwa
odpowied� to oczywi�cie ,,Electro Vlassic" ``[1]''), numer odpowiada
generacji technologii CMOS Digitala, w kt�rej zosta� wykonany rdze�. A
wi�c EV4 by� pierwotnie zaimplementowany w CMOS4. Z biegiem czasu,
procesor zwi�ksza swoj� wydajno��, poprzez optyczne pomniejszenie do
nast�pnej generacji procesu CMOS. EV45 jest wi�c rdzeniem EV4
zaimplementowanym w technologii CMOS5. Istnieje du�a r�nica pomi�dzy
dostosowywaniem projektu do danej technologii, a implementowaniem go
od podstaw w tej technologii (nie b�d� si� jednak teraz w to
wg��bia�). Jest te� par� innych symboli: CMOS4S (pomniejszenie CMOS4)
i CMOS5L.
Prawdziwi technofile b�d� chcieli wiedzie�, �e CMOS4 jest technologi�
0.75 mikronow�, CMOS5 jest technologi� 0.5 mikronow�, a CMOS6 0.35
mikronow�.
A oto konkretne procesory z r�nymi rdzeniami:
2211006644--115500,,116666
EV4 (pierwotnie), EV4S (obecnie)
2211006644--220000
EV4S
2211006644AA--223333,,227755,,330000
EV45
2211006666
LCA4S (rdze� EV4, z jednostk� zmiennoprzecinkow� EV4)
2211006666AA--223333
LCA45 (rdze� EV4, ale z jednostk� zmiennoprzecinkow� EV45)
2211116644--223333,,330000,,333333
EV5
2211116644AA--441177
EV56
2211226644
EV6
Rdze� EV4 jest dwuinstrukcyjny (dual-issue), znaczy to, �e mo�e
wykona� dwie instrukcje na jednostk� zegara, posiada superpotokowy
rdze� z jednostk� liczb ca�kowitych (superpipelined core with integer
unit), jednostk� zmiennoprzecinkow� i przewidywanie instrukcji (branch
prediction). Jest w pe�ni krosowalny (bypassed), korzysta z
technologii 64-bitowej i o�miokilobajtowych pami�ci cache, po jednej
dla Instrukcji i Danych. Jednostki cache obs�uguj� technologi�
,,write-through'' - nigdy nie zostaj� ,,zanieczyszczone''.
Rdze� EV45 ma par� usprawnie� w stosunku do EV4 - usprawniono troch�
jednostk� zmiennoprzecinkow� i dodano 16KB cache (po jednym dla
Instrukcji i Danych, obs�uguje parzysto��). (uwaga D.M.: w wiadomo�ci
email Neil Crook zauwa�y�, �e zmiany w jednostce FPU (jednostka
zmiennoprzecinkowa, ang. floating point unit) poprawiaj� wydajno��
podzielnika. Podzielnikowi FPU EV4 dzielenie o pojedy�czej precyzji
zabiera 34 cykle zegara, a dzielenie o podw�jnej precyzji 63 cykle
(niezale�nie od danych). Dla por�wnania FPU EV45 zabiera to zwykle 19
cykli (do 34) i 29 cykli (do 63) (zale�nie od danych).)
Rdze� EV5 jest czteroinstrukcyjny, superpotokowany, w pe�ni krosowalny
itp. Posiada 8 kilobajtowe pami�ci cache, po jednej dla I i D. Cache
te obs�uguj� metod� ,,write-through''. Ma te� 96 kilobajtowy
tr�jdro�ny cache drugiego poziomu Scache (w procesorze), u�ywaj�cy
metody ,,write-back'' (mo�e zosta� zanieczyszczony). Ca�kowity wzrost
wydajno�ci EV4->EV5 jest wi�kszy ni� wzrost spowodowany samym
zwi�kszeniem szybko�ci zegara. Zosta�a te� ulepszona
mikroarchitektura, dla zmniejszenia op�nie� producenta/klienta na
niekt�rych trasach danych.
EV56 posiada mikroarchitektur� podobn� do EV5, jednak�e dodaje nowe
instrukcje dla 8 i 16-bitowych obci��e� (zobacz sekcj� ,,``O
bajtach''''. Instrukcje te znajduj� zastosowanie g��wnie w
sterownikach urz�dze�. Rdze� EV56 jest zaimplementowany w CMOS6, kt�ry
jest technologi� 2.0V.
21064 zosta� uko�czony w marcu 1992. U�ywa rdzenia EV4, ze 128-bitow�
szyn� danych. Szyna obs�uguje ,,�atwe'' pod��czenie zewn�trznego
cache'u drugiego poziomu, z rozmiarem bloku 256 bit�w. Zegar Bcache
jest konfigurowalny ca�kowicie programowo. 21064 mo�e te� by�
skonfigurowana do u�ywania 64-bitowej szyny zewn�trznej (nie jestem
jednak pewien, czy jakakolwiek p�yta g��wna dost�pna w sprzeda�y u�ywa
tego trybu). 21064 nie wymusza �adnego sposobu u�ywania Bcache'u,
jednak�e zazwyczaj jest on skonfigurowany jako write-back cache. 21064
zawiera obej�cia pozwalaj�ce zewn�trznemu sprz�towi utrzyma� zgodno��
cache'u z Bcache'm i wewn�trzn� pami�ci� podr�czn�, ale nie polecam
tego sposobu.
21066 u�ywa rdzenia EV6; zawiera wewn�trzny kontroler pami�ci oraz
mostek PCI. Dla oszcz�dzania wyprowadze� procesora, kontroler pami�ci
ma 64-bitow� szyn� danych (ale wewn�trzne pami�ci podr�czne maj�
rozmiar blokowy 256 bit�w, tak jak 21064, a wi�c wype�nienie bloku
zajmuje 4 cykle zegara szyny). Kontroler pami�ci obs�uguje zewn�trzny
Bcache i zewn�trzne DRAM'y. Cz�stotliwo�� zegara Bcache i DRAM'�w jest
konfigurowana ca�kowicie programowo, mo�e by� dostosowana do
rozdzielczo�ci cyklu zegara CPU. Czterocyklowy proces wype�niania
bloku cache nie jest taki z�y, na jaki wygl�da, poniewa� dost�p do
DRAM'u dzia�a w trybie stronicowania. Niestety, kontroler pami�ci nie
obs�uguje �adnego z nowych ezoterycznych DRAM'�w (SDRAM, EDO lub
BEDO), ani synchronicznych RAM pami�ci podr�cznej. Interfejs szyny PCI
jest w pe�ni zgodny z norm� rev2.0 i dzia�a na cz�stotliwo�ci 33MHz.
21164 ma 128-bitow� szyn� danych; obs�uguje odczyt rozdzielony (split
read), do 2 odczyt�w na raz (pozwala to na stuprocentowe wykorzystanie
szyny danych w idealnych warunkach - mo�na teoretycznie przesy�a� 128
bit�w danych w ka�dym cyklu zegara szyny). 21164 pozwala na �atwe
pod��czenie zewn�trznego cache'u trzeciego poziomu (Bcache), pozwala
na synchronizacj� zewn�trznych system�w ze wszystkimi pami�ciami
podr�cznymi. Rozwi�zania wieloprocesorowe s� wi�c �atwe do
zaimplementowania.
21164A zosta� uko�czony w pa�dzierniku 1995. U�ywa rdzenia EV56; jego
wyprowadzenia s� kompatybilne z 21164, jednak wymaga on oddzielnych
szyn zasilaj�cych - wszystkie piny zasilania pobieraj�ce +3.3V w 21164
zosta�y podzielone na dwie grupy; jedna pobiera 2.0V dla rdzenia CPU,
a druga 3.3V dla sekcji I/O (wej�cia-wyj�cia). Inaczej ni� w innych
implementacjach, wyprowadzenia 21164 nie toleruj� pi�ciu wolt�w.
Rezultatem tych zmian jest niekompatybilno�� p�yt g��wnych 21164 z
procesorami 21164A (zauwa� jednak, �e zaprojektowanie p�yty 21164A
obs�uguj�cej 21164 nie by�oby trudne). 21164A ma te� kilka nowych
wyprowadze� dla obs�ugi nowych 8 i 16-bitowych obci��e�. Polepsza te�
obs�ug� synchronicznych SRAM'�w do implementacji zewn�trznego Bcache.
44.. WWyyddaajjnnoo���� 2211006644 ii 2211006666
21064 i 21066 maj� ten sam rdze� (EV4). Je�eli ten sam program
zostanie uruchomiony na 21064 i 21066, przy takiej samej szybko�ci
zegara, r�nica w wydajno�ci jest tylko rezultatem wi�kszej
przepustowo�ci Bcache/pami�ci. Ka�dy w�tek kodu, maj�cy du�y
wsp�czynnik wsp�pracy z _w_e_w_n_�_t_r_z_n_y_m_i pami�ciami cache, b�dzie
wykonywa� si� tak samo na obu jednostkach. Istniej� dwa g��wne
ograniczniki wydajno�ci:
1. Kod kt�ry wykonuje du�� liczb� zapisywa�. Chocia� 21064 i 21066
maj� bufory zapisu, �eby pokry� niekt�re op�nienia to i tak kod
kt�ry intensywnie zapisuje b�dzie zd�awiony przez przepustowo��
zapisu na szynie systemowej. To zjawisko zwi�ksza si�, poniewa�
wewn�trzna pami�� podr�czna cache dzia�a w trybie ,,write-
through''.
2. Kod, kt�ry chce traktowa� liczby zmiennoprzecinkowe (float) jako
ca�kowite (integer). Architektura Alphy nie pozwala na przysy�anie
w trybie rejestr-rejestr z rejestr�w ca�kowitych na
zmiennoprzecinkowe. Taka konwersja musi by� dokonana w pami�ci (i
dlatego, poniewa� wewn�trzna pami�� podr�czna dzia�a w trybie w-t,
w Bcache). (uwaga D.M.: wygl�da na to, �e zar�wno EV4, jak i EV45
mog� wykona� konwersj� przez podstawowy cache danych (Dcache),
zak�adaj�c, �e pami�� jest ju� stronicowana. W takim przypadku,
zawarto�� sekwencji konwersji b�dzie uaktualnia� Dcache, a kolejne
obci��enie jest w stanie, pod pewnymi warunkami, odczyta�
uaktualnion� warto�� d-cache, zapobiegaj�c ka�dorazowemu obej�ciu
trasy przez Bcache. W praktyce, najlepiej jest wykonywa�
instrukcje stq/ldt lub stt/ldq jednocze�nie, co jest jednak
nieintuicyjne.
Je�eli por�wnasz 21064A i 21066A, powstaje dodatkowy czynnik w postaci
r�nych rozmiar�w Icache i Dcache w tych procesorach.
21164 rozwi�zuje oba problemy: osi�ga _z_n_a_c_z_n_i_e wi�ksze przepustowo�ci
szyny systemowej (pomimo tego, �e ma tak� sam� ilo�� wyprowadze�
sygna�owych - tak, _w_i_e_m, �e ma dwa razy wi�cej pin�w ni� 21064, ale
wszystkie dodatkowe to zasilanie i masa! (tak, naprawd�!!)), posiada
r�wnie� pami�� podr�czn� pracuj�c� w trybie write-back. Jedyny
problem, kt�ry pozostaje, to odpowied� na pytanie ,,ile kosztuje?''.
55.. KKiillkkaa uuwwaagg oo zzeeggaarraacchh
Wszystkie obecnie produkowane procesory Alpha u�ywaj� szybkich
zegar�w, poniewa� ich mikroarchitektury zosta�y zaprojektowane w tzw.
systemie kr�tkich cykli zegara (short-tick design). Dlatego te� �adna
z szyn systemowych nie musi dzia�a� z potwornymi pr�dko�ciami.
� W 21066(A), 21064(A) i 21164 zewn�trzna pami�� cache (Bcache) jest
ca�kowicie pogramowalna, nawet do rozdzielczo�ci zegara CPU. Na
przyk�ad w 275MHz-owym procesorze czas dost�pu czytania Bcache mo�e
by� kontrolowany z szybko�ci� 3.6ns.
� W 21066(A) zegar DRAM jest tak�e programowalny, do rodzielczo�ci
zegara CPU (_n_i_e zegara PCI, zegara procesora).
� W 21064(A) i 21164(A), cz�stotliwo�� szyny systemowej jest
mno�nikiem cz�stotliwo�ci zegara CPU. Wi�kszo�� p�yt g��wnych 21064
taktuje szyn� systemow� zegarem o cz�stotliwo�ci 33MHz.
� P�yty g��wne, u�ywaj�ce 21066 mog� taktowa� PCI ka�d�
cz�stotliwo�ci� relatywn� do cz�stotliwo�ci CPU. Jednak�e PCI
powinno by� taktowane cz�stotliwo�ci� 33MHz.
� P�yty u�ywaj�ce chipsetu APECS (zobacz sekcj� ``Chipsety'') taktuj�
szyn� systemow� cz�stotliwo�ci� r�wn� cz�stotliwo�ci szyny PCI.
Znaczy to, �e obie szyny dzia�aj� zwykle na 25 lub 33MHz (poniewa�
te cz�stotliwo�ci po pomno�eniu s� r�wne cz�stotliwo�ci procesora).
Zegar kontrolera DRAM na p�ytach APECS jest ustawiany programowo w
granicach cz�stotliwo�ci szyny systemowej procesora.
UUwwaaggaa:: Kto� zasugerowa�, �e wydajno�� jego 21066 by�a za niska,
poniewa� kontroler pami�ci tego procesora pracowa� tylko na 33MHz.
Jednak superszybkie systemy 21064A posiadaj� kontrolery pami�ci
taktowane ,,tylko'' 33MHz.
66.. CChhiippsseettyy
DS sprzedaje dwa chipsety wspomagaj�ce CPU. Chipset 2107x (APECS)
obs�uguje 21064(A), a 2117x (ALCOR) obs�uguje 21164. Zapowiadany jest
2117xA (ALCOR 2), stosowany w 21164A.
Oba chipsety posiadaj� kontrolery pami�ci i mostki PCI dla procesor�w.
APECS korzysta z 32-bitowego mostka PCI, ALCOR natomiast z
64-bitowego, kt�ry (zgodnie z wymaganiami specyfikacji PCI) mo�e
obs�ugiwa� zar�wno 32, jak i 64-bitowe urz�dzenia PCI.
APECS sk�ada si� z 6 208-pinowych uk�ad�w (cztery 32-bitowe
prze��czniki danych (DECADE), jeden kontroler systemu (COMANCHE),
jeden kontroler PCI (EPIC)). Zapewnia kontroler DRAM (128-bitowa
szyna pami�ci) i interfejs PCI. Wykonuje te� ca�� prac� potrzebn� do
utrzymania zgodno�ci pami�ci, kiedy urz�dzenie PCI wykonuje
bezpo�redni dost�p do/z pami�ci (ang. DMA, Direct Memory Acces).
ALCOR zawiera 5 uk�ad�w (4 64-bitowe prze��czniki danych (Data Switch,
DSW) - 208-pinowe PQFP i jeden kontrolny (Kontrola, Adresy I/O, CIA) -
383-pinowy plastykowy PGA). Zapewnia kontroler DRAM (265-bitowa szyna
pami�ci), oraz interfejs PCI. W ten sam spos�b co APECS obs�uguje DMA.
Nie istnieje chipset dla 21066, poniewa� kontroler pami�ci i mostek
PCI s� zintegrowane z procesorem.
77.. PP��yyttyy gg����wwnnee
Grupa in�ynieryjna DS produkuje wzorcowe projekty, u�ywaj�ce Alphy i
w/w chipsety. S� to w wi�kszo�ci p�yty rozmiaru PC-AT, z
funkcjonalno�ci� nowoczesnej p�yty g��wnej do Pentium. Pierwotnie te
przyk�adowe p�yty mia�y by� u�ywane jako punkty startu dla firm
produkuj�cych tego typu produkty. Te projekty pierwszej generacji by�y
nazywane p�ytami ewaluacyjnymi (Evaluation Board, EB). Poniewa� ilo��
czynno�ci in�ynieryjnych potrzebnych do wykonania p�yty g��wnej
wzros�a (z powodu zegar�w o du�ych pr�dko�ciach i norm emisji i
podatno�ci na zak��cenia), nacisk zosta� postawiony na produkcj� p�yt
g��wnych nadaj�cych si� do sprzeda�y detalicznej.
Oddzia�y p�yt g��wnych Digitala wyprodukowa�y kilka generacji maszyn
u�ywaj�cych procesor�w Alpha. Niekt�re z tych system�w u�ywaj� logiki
wspomagaj�cej zaprojektowanej przez te oddzia�y, a inne chipset�w DS.
W niekt�rych przypadkach, p�yty u�ywaj� kombinacji obu tych technik.
R�zne firmy produkuj� p�yty u�ywaj�ce procesor�w Alpha. Niekt�re
projektuj� systemy od podstaw, inne za� u�ywaj� chipset�w DS,
powielaj� lub modyfikuj� przyk�adowe projekty Digitala, a nawet
produkuj� komputery oparte na zbudowanych i przetestowanych p�ytach
DS.
EEBB6644: Nie u�ywana ju� p�yta do 21064 z kontrolerem pami�ci
wykorzystuj�cym logik� programowaln�. Wej�cie/Wyj�cie jest zapewnione
przez u�ycie logiki programowalnej do interfejsowania uk�adu-mostu
486<->ISA. Wbudowany Ethernet, SuperI/O (2 p. szeregowe, 1 p.
r�wnoleg�y, FDD) i ISA. Rozmiar PC-AT. Wykorzystuje standardowe
zasilacze PC.
EEBB6644++: Do 21064/21064A (wykorzystuje APECS). Posiada szyny ISA i PCI
(3 ISA, 2 PCI, jedna para jest dzielona). Obs�uguje 36-bitowe SIMM'y
DRAM. Most do ISA'y jest tworzony za pomoc� mostka Intel SaturnI/O
PCI-ISA. P�yta posiada wbudowany kontroler SCSI (NCR 810 na PCI),
Ethernet (Digital 21040), kontroler klawiatury i myszy (z��cze PS/2),
SuperI/O (2 sz. 1 r., FDD), RTC (ang. Real Time Clock - zegar czasu
rzeczywistego - przyp. t�um.)/NVRAM. Boot ROM to EPROM (to niedobrze -
vide MILO HOWTO - przyp. t�um.). Rozmiar PC-AT. Wykorzystuje
standardowe zasilacze PC.
EEBB6666: Do 21066 lub 21066A. Podsystem Wej�cia/Wyj�cia jest identyczny
do EB64+. Rozmiar PC-AT. Wykorzystuje standardowe zasilacze PC.
Schemat EB66 zosta� opublikowany jako plakat reklamowy dla 21066 jako
"pierwszy mikroprocesor na �wiecie posiadaj�cy wewn�trzny kontroler
PCI" (dla fan�w plotek: s� dwie wersje tego plakatu - ja narysowa�em
obwody i napisa�em has�o reklamowe dla pierwszej, a jacy� Amerykanie
zmienili has�o dla drugiej wersji).
EEBB116644: Do 21164 (i to jest w IMHO najlepszy wyb�r - sam na takim
systemie pracuj� - a pracowa�em na wielu alfach - przyp. t�um.), u�ywa
ALCOR'a. Posiada szyny ISA i PCI (3 sloty ISA, 2 64-bitowe sloty PCI
(jeden jest wsp�dzielony ze slotem ISA) i dwa 32-bitowe sloty PCI).
U�ywa SIMM'�w ,,plug-in'' do Bcache. Podsystem I/O zawiera SuperI/O (2
sz., 1 r., FDD), kontroler klawiatury i myszy (z��cze PS/2),
RTC/NVRAM. Boot ROM to Flash (EEPROM - przyp. t�um.). Rozmiar p�yty
PC-AT. Wymaga zasilacza o napi�ciu 3.3V.
AAllpphhaaPPCC6644 (CCaabbrriioolleett): pochodzi od EB64+, ale teraz to p�yta baby-AT z
Flash Boot ROM. Nie posiada kontrolera SCSI ani Ethernetu. Trzy sloty
ISA, cztery sloty PCI (jedna para to slot dzielony), u�ywa SIMM'�w
Bcache typu ,,plug-in''. Wymaga zasilacza o napi�ciu 3.3V.
AAXXPPppccii3333 (NNooNNaammee): jest bazowany na EB66. Ta p�yta jest produkowana
przez Techniczny OEM (TOEM) Digitala. Jest przeznaczona dla procesora
21066 o szybko�ci 166MHz albo 233MHz. Jest to p�yta rozmiaru baby-AT i
wykorzystuje standardowe zasilacze PC. Posiada 5 slot�w ISA i 3 sloty
PCI (jedna para jest dzielona). S� dwie wersje p�yty - ze z��czami
klawiatury typu PS/2 lub du�ego DIN.
Inne p�yty g��wne dla procesor�w 21066: wi�kszo��, je�eli nie
wszystkie p�yty dla 21066 s� bazowane na EB66 - nie ma wielu rozwi�za�
systemowych dla p�yt 21066, poniewa� kontrola jest wykonywana w
procesorze.
MMuullttiiaa (UUnniivveerrssaall DDeesskkttoopp BBooxx): Jest to bardzo ma�y system podstawowy,
wykorzystuj�cy 21066. Na p�ycie znajduj� si�: 2 gniazda PCMCIA, chip
grafiki TGA (21030), Ethernet (chip 21040), kontroler SCSI NCR 810,
oraz kontroler stacji dysk�w, dwa porty szeregowe i jeden r�wnoleg�y.
Ma ma�e mo�liwo�ci rozszerzenia (jeden slot PCI), ze wzgl�du na ma�y
rozmiar. (Jest jakie� ograniczenie w u�ywaniu slotu PCI, nie pami�tam
jakie) (Zauwa�, �e s� te� Multie do 21066A i Pentium).
DDEECC PPCC 115500 AAXXPP (JJeennsseenn): Jest to bardzo stary system Digitala - jeden
z system�w Alpha pierwszej generacji. Jest tutaj za��czony tylko z
powodu dost�pno�ci takich p�yt na rynku komputer�w u�ywanych. Jensen
jest stoj�c� na pod�odze wie��. U�ywa 150MHz 21064 (p�niejsze wersje
u�ywa�y szybszych procesor�w, ale nie jestem pewien co do pr�dko�ci).
P�yta u�ywa�a logiki programowalnej do interfejsowania mostu 486 EISA
- CPU.
Inne systemy 21064(A): Istniej� 3 lub 4 p�yty (nie za��czam tu
_s_y_s_t_e_m_�_w Digitala) i wszystkie, kt�re znam, wyeluowa�y z EB64+. S� to:
� EB64+ (niekt�rzy sprzedawcy pakowali p�yt� i sprzedawali j� bez
modyfikacji); rozmiar AT.
� Krewny EB64+ firmy Aspen Systems; rozmiar baby-AT.
� P�yta serwera firmy Aspen Systems; du�o slot�w PCI (razem z mostem
PCI).
� AlphaPC64 (Cabriolet), rozmiar baby-AT.
Inne systemy 21164(A): Jedyne, kt�re znam, a nie s� klonami EB164, to
p�yta wykonana przez DeskStation. System ten zosta� zaimplementowany
przy u�yciu kontroler�w I/O oraz pami�ci stosowanych przez
DeskStation. Nie znam ich stosunku do Linuxa.
88.. OO bbaajjttaacchh
Kiedy architektura Alpha zosta�a przedstawiona, by�a unikalna po�r�d
innych architektur RISC z powodu przetwarzania 8 i 16-bitowych
obci��e� i zmiennych. Wspomaga�a te� 32 i 64-bitowe. (,,longword'' i
,,quadword'' wg. nomenklatury Digitala). Projektanci (Dick Sites, Rich
Witek) wyja�nili t� decyzj� nast�puj�cymi zaletami:
1. Obs�uga bajt�w w pami�ci podr�cznej i podsystemie pami�ci zwykle
zwalnia dost�p do 32 i 64-bitowych danych.
2. Obs�uga bajt�w czyni ci�kim zbudowanie uk�adu korekcji b��d�w
cache/pami�ci o du�ej pr�dko�ci.
Alpha kompensuje to przez zapewnienie silnych instrukcji
manipuluj�cych grupami bajt�w w rejestrach 64-bitowych. Standardowe
programy testuj�ce operacje na �a�cuchach (strings) (np. programy
testuj�ce magazynu ,,Byte'') pokazuj�, �e wydajno�� Alphy jest bardzo
wysoka przy operacjach na bajtach.
Absencja bajtowych obci��e� i �adunk�w zmienia dzia�anie prze��cznik�w
(semaphores) w oprogramowaniu, oraz podsystem�w wej�cia/wyj�cia.
Rozwi�zanie problemu I/O Digitala, to u�ycie kilku niskopoziomowych
linii adresowych do zdefiniowania rozmiaru danych podczas przesy�ania
I/O, oraz do dekodowania tych danych jako bajt�w. Jest to tzw.
rozproszone adresowanie (sparse addressing). Marnuje ono przestrze�
adresow� i powoduje fragmentacj� pami�ci I/O (wi�cej o skutkach
rozproszonego adresowania kiedy uda mi si� co� o tym napisa�). Zauwa�,
�e pami�� I/O w tym kontek�cie odnosi si� do wszystkich zasob�w
systemowych PCI i dlatego odnosi si� zar�wno do pami�ci PCI, jak i do
przestrzeni adresowej PCI.
Kiedy na rynek wyszed� 21164A, architektura Alphy musia�a ju� zawiera�
adresowanie bajt�w. Wykonywanie tych nowych instrukcji na
wcze�niejszych procesorach spowoduje wyj�tek ,,OPCDEC'' kodu PAL, a
wtedy kod b�dzie obs�ugiwa� ten wyj�tek, co b�dzie mia�o wp�yw na
wydajno��. Skutkiem tego powninno by� (wg. mnie) ograniczenie
korzystania z tych instrukcji do sterownik�w urz�dze�, a nie kodu
aplikacji.
Te nowe bajtowe obci��enia i �adunki znacz�, �e przysz�e chipsety b�d�
w stanie obs�ugiwa� zdefragmentowan� przestrze� I/O.
99.. PPAALLccooddee
To jest miejsce na sekcj� opisuj�c� kod PAL. Napisz� j�, je�eli b�dzie
wystarczaj�ce zainteresowanie.
1100.. PPrrzzeennoosszzeenniiee ssyysstteemmuu nnaa AAllpphh��
Mo�liwo�� uruchamiania Linuxa na ka�dej maszynie z Alph� jest
ograniczona tylko twoimi mo�liwo�ciami zdobycia informacji ma�ych
detali jej wn�trza. Poniewa� istniej� wersje Linuxa na EB66, EB64+ i
EB164, wszystkie systemy oparte na 21066, 21064/APECS lub 21164/ALCOR
powinny dzia�a� pod Linuxem z ma�ymi albo bez �adnych modyfikacji.
G��wna r�nica pomi�dzy tymi p�ytami g��wnymi, to spos�b, w jaki
route'uj� przerwania. S� trzy �r�d�a przerwa�:
� urz�dzenia na p�ycie
� urz�dzenia PCI
� urz�dzenia ISA
Wszystkie systemy u�waj� mostku Intel System I/O (SIO), jako mostu PCI
<-> ISA (g��wna szyna I/O to PCI, ISA jest drugorz�dn� szyn� u�ywan�
do obs�ugi wolniejszych i ,,wyw�aszczaj�cych'' (ang. legacy)
urz�dze�). SIO sk�ada si� z tradycyjnej, po��czonej pary 8259-tek.
Niekt�re systemy (np. NoName) route'uj� wszystkie przerwania przez SIO
do procesora, a inne maj� oddzielny kontroler przerwa� i route'uj�
wszystkie przerwania PCI i przerwanie SIO (wyj�cie 8295) przez niego,
a wszystkie przerwania ISA przez SIO.
Inne r�nice pomi�dzy systemami to:
� liczba slot�w
� posiadane urz�dzenia wbudowane w p�yt�
� posiadany Boot ROM - Flash lub EPROM
1111.. WWii��cceejj iinnffoorrmmaaccjjii
Wszystkie p�yty ewaluacyjne Digital Semiconductor oraz projekty p�yt
g��wnych nie s� zastrze�one, a ca�y zestaw dokumentacji do jednego
projektu kosztuje oko�o 50$. Sk�adaj� si� na niego wszystkie
schematy, �r�d�a cz�ci programowalnych, arkusze danych dla procesora
i chipsetu. Zestawy dokumentacji mo�na zakupi� u dystrybutor�w Digital
Semiconductors. Nie sugeruj� tutaj, �eby szybko i�� i kupi� te
zestawy, ale chc� zaznaczy�, �e takie informacje s� dost�pne.
Mam nadziej�, �e to HOWTO by�o pomocne.
Komentarze/uaktualnienia/sugestie rozwoju przesy�aj do Neala Crooka.
1122.. BBiibblliiooggrraaffiiaa
[1] Bill Hamburgen, Jeff Mogul, Brian Reid, Alan Eustace, Richard
Swan, Mary Jo Doherty i Joel Bartlett.
_O_p_i_s _O_r_g_a_n_i_c_z_n_y_c_h _S_y_s_t_e_m_�_w _I_l_u_m_i_n_a_c_y_j_n_y_c_h. DEC WRL, Uwaga Techniczna
13, Kwiecie� 1989.
1133.. OOdd tt��uummaacczzaa
Poniewa� by�o to HOWTO dosy� skomplikowane pod wzgl�dem technicznym,
u�y�em tutaj wielu wyra�e� niezrozumia�ych dla ludzi nie zajmuj�cych
si� elektronik� cyfrow�. Jeden rzut oka do ksi��ki o elektronice dla
pocz�tkuj�cych powinien rozwia� te w�tpliwo�ci.
To HOWTO jest jednym z dw�ch potrzebnych do uruchomienia Linuxa na
Alfie. Drugie to MILO-HOWTO, kt�re znajduje si� w wersji polskiej na
serwerze projektu JTZ (
http://www.jtz.org.pl/). Opisuje ono program
�aduj�cy Linuxa na Alf� (odpowiednik LILO).
Jak zwykle, je�eli znajdziesz jakie� b��dy albo masz ciekawe sugestie,
napisz do mnie.
